華為發表「韜（τ）定律」 預告2031年實現1.4納米等效晶片設計

華為在2026年於上海舉行的國際電路與系統研討會上，由半導體業務部總裁何庭波正式發表了創新的「韜（τ）定律」。這項半導體發展新理論旨在突破傳統物理極限，透過「時間縮微」與邏輯折疊等技術，持續提升晶片性能與晶體管密度。華為預計，基於此定律，到2031年將能設計出晶體管密度達到1.4納米制程同等水平的高端晶片。

本文核心內容：

• 華為半導體業務部總裁何庭波在2026國際電路與系統研討會上，正式發表「韜（τ）定律」。
• 華為過去六年已成功設計並量產381款晶片。
• 華為預計到2031年，基於「韜定律」的高端芯片晶體管密度將達到1.4納米制程的同等水平。
• 今年秋季，華為將發布新的麒麟手機芯片，完整採用邏輯折疊技術。

「韜定律」的核心理念

何庭波在演講中指出，「韜定律」提出以「時間縮微」替代傳統的「幾何縮微」，其核心目標是系統性降低時間常數（韜τ）。這將通過邏輯折疊等創新技術，持續壓縮信號在晶片內的傳播時延，從而實現半導體與電子系統的持續演進。

構建多層級優化體系

「韜定律」並非單一技術，而是構建了一個貫穿器件、電路、芯片到系統層面的多層級協同優化體系。這種系統性的方法，旨在從多個維度共同推進晶片技術的進步，為未來高端晶片的設計與製造提供了新的理論基礎和發展路徑。